基于傳統(tǒng)六晶體管(6T)存儲單元的靜態(tài)RAM存儲器塊一直是許多嵌入式設(shè)計中使用ASIC/SoC實現(xiàn)的開發(fā)人員所采用的利器，因為這種存儲器結(jié)構(gòu)非常適合主流的CMOS工藝流程，不需要增添任何額外的工藝步驟。
 
如圖1a中所示的那樣，基本交織耦合鎖存器和有源負(fù)載單元組成了6T存儲單元，這種單元可以用于容量從數(shù)位到幾兆位的存儲器陣列。
 
經(jīng)過精心設(shè)計的這種存儲器陣列可以滿足許多不同的性能要求，具體要求取決于設(shè)計師是否選用針對高性能或低功率優(yōu)化過的CMOS工藝。高性能工藝生產(chǎn)的SRAM塊的存取時間在130nm工藝時可以輕松低于5ns，而低功率工藝生產(chǎn)的存儲器塊的存取時間一-般要大于10ns。
 
存儲單元的靜態(tài)特性使所需的輔助電路很少，只需要地址譯碼和使能信號就可以設(shè)計出解碼器、檢測電路和時序電路。
 
隨著一代代更先進工藝節(jié)點的發(fā)展，器件的特征尺寸越來越小，使用傳統(tǒng)六晶體管存儲單元制造的靜態(tài)RAM可以提供越來越短的存取時間和越來越小的單元尺寸，但漏電流和對軟故障的敏感性卻呈上升趨勢，設(shè)計師必須增加額外電路來減小漏電流，并提供故障檢測和糾正機制來“擦除”存儲器的軟故障。
     
當(dāng)前6TSoCRAM單元的局限性
 
然而，用來組成鎖存器和高性能負(fù)載的六晶體管導(dǎo)致6T單元尺寸很大，從而極大地限制了可在存儲器陣列中實現(xiàn)的存儲容量。
 
這種限制的主因是存儲器塊消耗的面積以及由于用于實現(xiàn)芯片設(shè)計的技術(shù)工藝節(jié)點(130,90,65nm)導(dǎo)致的單元漏電。隨著存儲器陣列的總面積占整個芯片面積的比率增加，芯片尺寸和成本也越來越大。
 
漏電流也可能超過整個功率預(yù)算或限制6T單元在便攜式設(shè)備中的應(yīng)用。更大面積或高漏電芯片最終可能無法滿足應(yīng)用的目標(biāo)價格要求，因此無法成為一個經(jīng)濟的解決方案。
 
作為6T RAM單元替代技術(shù)的1T單元
 
對那些要求大容量片上存儲(通常大于256kb)但不要求絕對最快存取時間的應(yīng)用來說還有另外一種解決方案技術(shù)。這種解決方案所用的存儲器陣列功能類似SRAM，但基于的是類似動態(tài)RAM中使用的單晶體管/單電容(1T)存儲器單元(圖1b)。

本文關(guān)鍵詞： SRAM

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